리던던시 회로

Abstract

본 발명은 반도체 메모리 소자의 리던던시 회로에 관한 것으로, 적어도 여러 가지의 데이터 폭을 만족시키기 위하여 데이터 폭이 2배로 감소할수록 컬럼 어드레스는 1개씩 증가되고, 상기 1개의 컬럼 어드레스로 데이터 폭보다 적은 비트라인 센스앰프 페어를 동작시키도록 구성되며, 각각의 서브 블록에 다수개의 리페어 워드라인이 구성되어 있고, 상기 다수개의 리페어 워드라인은 1개의 퓨즈 박스에 의해 선택되도록 구성함으로써, 1개의 퓨즈로 다수개의 리페어 워드라인을 자유로이 선택하여 퓨즈(Fuse)의 개수를 줄임으로써 테스트(Test) 코스트(Cost)를 줄일 수 있는 효과가 있다.

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